vhdl编程中遇到编译的问题，各模块仿真成功，顶层设计出错，求高手指点，有哪些常出错点

就表面看报错提示的很清楚，你有一些变量调用错名了，导致编译认为你没定义。（如变量d）--> u1:adc_state port map (datain(7 downto 0)=>d(7 downto 0)。

而实际的错误确是，你的元件例化语法使用错了。你的子元件和顶层元件端口书写前后反了；应改为：

u1:adc_state port map (d(7 downto 0)=>datain(7 downto 0) ……后边同理。

改改试试吧！