请问翻译这个VHDL程序的大神是谁？！！！

DDS。vhd DDS . vhd library IEEE；电子图书馆；使用IEEE。STD_LOGIC_1164。所有；使用IEEE . STD _ logic _ 1164 . all；使用IEEE。STD_LOGIC_UNSIGNED所有；使用IEEE . STD _ logic _ unsigned . all；ENTITY DDS IS ENTITY IS port(k:instd _ logic _ vector(9下降到0)；Port (gold: in std_logic_vector(9到0)；EN:在STD_LOGIC中；英语:在std_logic中；；复位:在STD_LOGIC中；std_logic中的复位；CLK:在STD_LOGIC中；在std_logic时钟；q:OUT STD _ LOGIC _ VECTOR(8 down to 0))；q:在std_logic_vector(8到0))；最终实体DDS结束实体频率；DDS的架构艺术IS COMPONENT sum 99 issum 99 IS COMPONENT port(k:in STD _ logic _ vector(9下降到0)；Port (gold: in std_logic_vector(9到0)；EN:在STD_LOGIC中；英语:在std_logic中；；复位:在STD_LOGIC中；std_logic中的复位；CLK:在STD_LOGIC中；在std_logic时钟；OUT 1:OUT STD _ LOGIC _ VECTOR(9 down to 0))；1: std_logic_vector(9到0))；末端组件SUM99Sum99端组件；组件REG1是给定端口(d: instd _ logic _ vector (9下降到0)；Port (4: in std_logic_vector(9到0)；CLK:在STD_LOGIC中；在std_logic时钟；q:OUT STD _ LOGIC _ VECTOR(9 down to 0))；q:在std_logic_vector(9到0))；结束组件reg 1；结尾部分给出；组件ROM是部分IS端口(CLK:在STD_LOGIC中；端口(时钟:在std_logic中；；ADDR:在STD _ LOGIC _ VECTOR(9 down to 0)；地址:在std_logic_vector(9到0)中；OUTP:OUT STD _ LOGIC _ VECTOR(8 down to 0))；输出:std_logic_vector(8到0))；终端组件ROM一些游戏；组件REG2的一些组件是Port (d: instd _ logic _ vector (8下降到0)；Port (4: in std_logic_vector(8到0)；CLK:在STD_LOGIC中；在std_logic时钟；q:OUT STD _ LOGIC _ VECTOR(8 down to 0))；q:在std_logic_vector(8到0))；结束组件REG2一些部分；信号s 1:STD _ LOGIC _ VECTOR(9 down to 0)；信号1: std_logic_vector(9到0)；信号S2:STD _ LOGIC _ VECTOR(9 down to 0)；信号2: std_logic_vector(9到0)；信号S3:STD _ LOGIC _ VECTOR(8 down to 0)；信号3: std_logic_vector(8到0)；BEGIN开始U0:SUM99端口映射(K = & gtk，EN= >EN，RESET = & gt重置，CLK = & gt；CLK，OUT1= >s 1)；Mark: sum99端口映射(金= >钾，um = = > & gt，reset，reset，clock = > Clock，1 = > Medium)；U1:REG1端口映射(D = & gtS1，CLK = & gt；CLK，Q = & gtS2)；中国:给出端口映射(d = = > & gt，时钟的时钟，q = > S2)；U2:ROM端口映射(ADDR = & gt；CLK S2 = >CLK，输出= & gtS3)；目标:游戏端口映射(地址= > S 2= >时钟，时钟，输出= > S3)；U3:REG2端口映射(D = & gtCLK S3 = >CLK，Q = & gtq)；作者:一些端口映射(4 = > S = >Clock，clock，Q = > Q)；结束建筑艺术；结束建筑艺术；